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위상선택회로를 이용한 600MHz~1.7GHz 디지털 지연고정루프
A 600MHz∼1.7GHz All Digital Delay-Locked Loop Using Phase Selecting Circuit
- 서용원;
- 김정범
초록
본 논문에서는 위상 선택회로(phase selecting circuit를 사용하여 600MHz∼1.7GHz의 주파수 범위에서 안정적으로 동작하는 디지털 지연고정루프(all digital delay-locked loop)를 제안한다. 이 회로는 24사이클의 고정시간과 7ps의 해상도를 가지며, 1.7GHz 동작 주파수에서 10ps의 static 지터와 10mW의 전력소모를 보였으며 칩 면적은 0.02mm^2으로 구현되었다. 제안한 회로는 매그나 0.18㎛ CMOS 표준공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.
키워드
all digital delay-locked loop; ADLL; phase selecting circuit; jitter
- 제목
- 위상선택회로를 이용한 600MHz~1.7GHz 디지털 지연고정루프
- 제목 (타언어)
- A 600MHz∼1.7GHz All Digital Delay-Locked Loop Using Phase Selecting Circuit
- 저자
- 서용원; 김정범
- 발행일
- 2011-06
- 유형
- Y
- 저널명
- 한국정보기술학회논문지
- 권
- 9
- 호
- 6
- 페이지
- 25 ~ 32