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Low-Swing 기술을 이용한 저 전력 CVSL 전가산기 설계
Design of a Low-Power CVSL Full Adder Using Low-Swing Technique
- 강장희;
- 김정범
초록
본 논문은 기존의 CVSL 전가산기 회로 내부에 Low-Swing 기술의 특성을 갖도록 NMOS 트랜지스터를 추가하여 감소된 출력전압으로 동작하는 CVSL 전가산기를 제안하였다. 또한 제안한 Low-Swing CVSL 전가산기를 이용하여 8×8 병렬 곱셈기를 구성한 후 회로의 성능을 평가하였다. 본 논문에서 제안한 Low-Swing CVSL 전가산기 회로는 13.1%의 전력감소와 14.3%의 전력소모와 지연시간의 곱(power-delay-product) 감소가 이루어졌다. Hynix 0.35㎛ 표준 CMOS 공정을 사용하여 HSPICE로 시뮬레이션하고 그 동작 특성을 검증하였다.
키워드
low power; low swing; full adder; CVSL; parallel multiplier; low power; low swing; full adder; CVSL; parallel multiplier
- 제목
- Low-Swing 기술을 이용한 저 전력 CVSL 전가산기 설계
- 제목 (타언어)
- Design of a Low-Power CVSL Full Adder Using Low-Swing Technique
- 저자
- 강장희; 김정범
- 발행일
- 2005-02
- 유형
- Y
- 저널명
- 전자공학회논문지 - SD
- 권
- 42
- 호
- 2
- 페이지
- 119 ~ 126