저 전력 회로에 적합한 고 성능 이중 에지 트리거 플립플롭 설계

초록

이중 에지 트리거 플립플롭 (dual edge-triggered flip flop)은 클록의 하향에지 (negative edge) 뿐만 아니라 상향에지 (positive edge)에서 데이터를 샘플링 (sampling)하는 순차회로 요소이다. 이중 에지 트리거 플립플롭은 클록 주파수의 오직 반주기에서 동작하는 동안 변함없는 처리량 (throughput)이 유지한다는 장점을 갖는다. 본 논문에서는 저전력 회로에 적용이 가능한 이중 에지 트리거 플립플롭을 제안하고 특성을 비교하였으며, 1.8V의 공급전압과 0.18um CMOS 공정 기술을 사용하여 설계하였다. 제안한 회로는 기존 연구에 비해 18.1%의 전력소비를 절감하였으며, 16.1%의 전력소비와 지연시간의 곱 (power-delay-product, PDP) 특성을 개선하였다. 제안한 회로는 HSPICE 시뮬레이션을 통하여 타당성을 입증하였다.

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